“韬定律”：华为引领半导体新方向，全产业链共筑未来

文/徽声在线 吕栋

“在无法享受传统缩微红利、且光刻机设备供应受限的情况下，我们如何才能持续兑现每隔一两年就为客户提供更先进产品的承诺？”2026年5月25日，华为董事、半导体业务部总裁何庭波在ISCAS国际会议的演讲台上，向全球顶尖的电路与系统专家抛出了这个问题。

台下坐着的，是过去几十年一直遵循摩尔定律进行研发的专家们。然而，当何庭波平静地指出“几何缩微的时代正在走向终结”时，几乎无人提出异议。这并非激进之论，而是半导体行业早已形成的共识。

真正引起轰动的是：华为提出了一条全新的发展路径——韬(τ)定律。何庭波解释道：“空间与时间本就是一体两面。失去几何缩微能力，并不意味着我们也失去了时间微缩的能力。因此，我们提出，应将关注焦点从几何尺度的缩微转移到时间尺度的缩微，将时间缩微作为电子系统演进的新方向。”

这是中国在全球半导体领域首次提出的指导产业发展的新原则，标志着中国在半导体技术上的自主创新迈出了重要一步。

消息一出，舆论哗然。“华为颠覆摩尔定律”、“华为终结摩尔定律”等标题迅速刷屏。然而，仔细研读何庭波的论文原文，会发现一个更准确的事实：华为的目标并非颠覆现有规则，而是在行业面临变革时，寻找一条让所有人都能继续前行的道路。

正如何庭波所言，在以τ为中心的思想指导下，华为找到了新的发展路径。但要彻底打通这条路径，还需要整个行业的共同努力与协作。

华为麒麟芯片：时间微缩的实践者

颠覆摩尔定律，并非华为初衷

要理解韬定律的内涵，首先需弄清摩尔定律的本质。

1965年，戈登·摩尔提出的那个观察，后来被提炼为“每18到24个月晶体管数量翻一番”。但这条“定律”并非物理学上的必然，它更像是一份行业契约：所有人按照这个节奏进行研发、投资、建厂，从而使得预言得以自我实现。

真正支撑这个节奏的，是登纳德缩放定律——晶体管缩小后，功耗密度保持不变。这两条定律共同构成了信息工业半个世纪的底层信仰：每一代产品都以更低的成本制造更多的晶体管。

然而，登纳德缩放在2005年前后率先失效。进入个位数纳米时代后，每一步缩微都伴随着指数级的成本增加和难度提升。一座3纳米晶圆厂的建设成本高达百亿美元，全球能够承担的玩家寥寥无几。更重要的是，7纳米之后，单纯依靠尺寸缩小带来的收益已经趋于平缓。

这并非华为一家的判断。

台积电、英伟达、AMD、SK海力士等整个行业都在同一个方向上摸索了近十年。英伟达耗时十年研发的NVLink，旨在解决芯片间数据传输的时间问题；台积电的CoWoS和3D封装技术，致力于缩短电路层和芯片层的时间；SK海力士的HBM技术，则着眼于解决存储与计算之间的时间瓶颈。每家公司都在从自己的角度压缩时间，只是之前没有人将这些努力整合到一个统一的坐标系下。

而韬定律，正是将这个坐标系建立了起来。

何庭波将时间常数τ拆解为四层：晶体管层、电路层、芯片层、系统层。每一层都有不同的方法来压缩信号传播时间。这听起来技术复杂，但本质逻辑并不难理解：既然缩小晶体管越来越难，那就想办法让信号跑得更快。

导线存在阻力，长度越长阻力越大，信号传播速度越慢。如果将关键路径上的物理距离缩短，或者将电路从平面折叠成多层，信号就能减少跑路和排队的时间。

以华为的麒麟手机芯片为例，在引入逻辑折叠技术之前，华为用了三年时间才将晶体管密度从126 MTr/mm²提升至155 MTr/mm²；而在2026年，逻辑折叠技术一步到位，将这个数字提升至238MTr/mm²。“2026年秋冬季，我们将带来惊喜。不是饱和，不是延续，而是阶跃式的提升！”何庭波在演讲中充满信心地说道。

制程工艺没有大幅提升，但晶体管密度却提升了50%。从这个角度看，韬定律并非要“取代”摩尔定律，而是在摩尔定律趋缓甚至失效的地带，通过系统能力为其“续命”。

台积电的先进制程仍然具有不可替代的价值，但韬定律将其从唯一的选择变成了多条路径中的一条。过去衡量的是空间，现在衡量的是时间，虽然只是换了个单位，但上一次半导体行业更换度量衡，还要追溯到1965年。

华为提出方向，全产业链需共同完善

韬定律之所以出自华为，而非同样在探索这条路的英伟达或台积电，有其必然性。

由于先进光刻设备受限，华为比其他企业更早、更迫切地面临一个问题：如果制程缩微成为障碍，如何通过工程设计来达到同样的效率目标？这看似是一个劣势，但恰好是通信出身的华为的优势领域。从程控交换机到5G基站，华为几十年积累的核心能力之一，正是将大量分散的节点组织成一个协调运转的系统。

当AI时代的数据中心越来越像一个超大型通信网络时，华为的长板突然有了新的战略价值。

麒麟2026的逻辑折叠技术就是一个具体的例子。传统芯片电路铺在一个平面上，信号需要左右绕行，走线越长越慢。而逻辑折叠技术将电路从一层展开成两层，像把一张纸对折一样，原本要横着跑很远的信号路径，折叠后纵向直通。这样，数据的传输距离更短、供电更稳定，数据通路的面积减少了超过60%。

在系统层面，华为做了更激进的创新。灵衢总线用统一协议替代了AI集群中层层叠叠的通信协议栈，系统通信延迟从几十微秒降至约100纳秒，降幅近500倍。Hi-ONE光互连引擎用光替代铜传输数据，单模块带宽达到8Tb/s，传输距离从不到1米扩展到100米。Atlas 960 SuperPod则用灵衢总线将15488张昇腾卡连成一个超节点，让几万张卡像一台机器一样协同工作。

然而，华为的方案再精巧，也有其自身的局限性。逻辑折叠需要极致的混合键合工艺，键合间距要缩到2微米以下；光互连需要高密度的硅光子器件；整个系统需要先进的封装能力来支撑。这些都不是华为一家能够独立完成的。

“韬定律”的四层优化体系，每一层都分属不同的产业环节。晶体管层依赖代工厂的工艺能力，电路层需要EDA工具链的全面重构，芯片层考验的是设计方法论，系统层则离不开光模块、封装、存储等供应链的配合。华为提出了方向，画出了蓝图，但蓝图上的每一笔，还需要整个产业链来共同填色。

韬定律：华为向全产业发出的邀请

韬定律发布当天，何庭波的论文在中国科学院科技论文预发布平台公布。她在论文中写了一句掷地有声的话：“τ缩放是自登纳德定律以来，第一个在整个计算栈中建立共享优化目标的缩放原则。”

这句话的潜台词是：以前产业链各干各的，做代工的只管把晶体管做小，画电路的只管布线，写软件的只管写代码，大家语言不通。现在，“τ定律”把所有人拉到同一个账本前，全部用时间单位来算账。工艺专家省下的5皮秒，和架构师省下的5皮秒，在总账本里的权重一模一样。

这听起来很美好，但要真正落地，这条路上还有非常多的挑战。

最难的骨头是EDA工具链。以往设计芯片的软件工具都是在二维孤岛下运行的，团队A负责平面布线，画完交给团队B，最后交给团队C去算散热。到了三层、四层折叠的时代，这种串行的工作方式已经行不通了。工程师在软件里画下第一笔电路时，软件就得在三维空间里同时计算电学、热学和算法约束。目前，这样的工具链几乎是从零开始构建。

热管理是另一个被低估的挑战。将多层芯片叠在一起，单位体积的发热量会急剧上升。何庭波在演讲中表示，热压力同样涵盖器件、电路、芯片和系统，从毫瓦到吉瓦，横跨12个数量级。华为开发了片内高密电容来应对瞬态电流冲击，但更根本的散热方案，需要材料、封装、散热器等整个上游链条的共同突破。

还有标准和生态的问题。英伟达的CUDA生态用了十几年才建成，台积电的先进封装也是多年积累的结果。华为的灵衢总线和逻辑折叠要成为行业标准，需要的不只是自己的技术实力，更是整个产业生态的接受和适配。

何庭波在论文最后写了一段话，很多人可能无意中忽略了：“大量开放问题，无单一组织可独立解决——工具链、标准、基准、器件物理、经济模型均需跨界协作。本文既是一线实践报告，也是产业邀请。”

华为吹响了换道突围的冲锋号，这无疑是非常好的。但从产业发展来说，还有很多实际的技术难关需要去攻克、去优化。换条路走没有错，但面对这条没人走过的前路上的荆棘，更需要勇气和耐心。

这既给了我们现有产业链一个新的机会，同样也带来了新的挑战。如果整个行业能够耐得住寂寞，大家一起齐心协力，抱团前行，那么也许不用到2031年，等效1.4纳米的目标就能实现。

过去六十年，半导体行业的竞争核心是谁先做到下一个纳米。这个赛点决定了几代工程师的职业生涯，决定了几万亿美元的资本流向。如今，这句话的有效期正在到期，取而代之的关键变成了：谁能让信号少跑一纳秒。华为给出了一个答案，但答案的验证，需要整个行业一起来书写。

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