从回归到持续创新：华为详解麒麟芯片“逻辑折叠”技术，GPU性能跃升40%

10月13日，在华为位于上海练秋湖的研发基地内，华为半导体业务负责人、无线终端芯片产品管理部部长徐松余，向外界详细回顾了麒麟芯片近六年来的发展轨迹与技术创新历程。

“自2020年起，我们遭遇了前所未有的挑战，仿佛从巅峰跌落至谷底。受国际环境变化影响，从先进的制造工艺到CPU、GPU等核心IP技术，华为均需重新构建。在中国半导体产业链的共同努力下，麒麟芯片于2023年8月29日成功回归市场。”徐松余透露，回归后的三年间，搭载麒麟芯片的终端产品累计出货量已突破亿台大关。

然而，回归并不意味着挑战的终结。徐松余坦言，Mate 60系列上市时，团队既兴奋又忐忑。兴奋的是麒麟芯片终于重回消费者视野，忐忑的则是在现实条件仍受限的情况下，麒麟芯片的未来之路究竟能走多远。

这一担忧背后，隐藏着一个更为紧迫的技术难题：当先进制程无法再按既定路径持续升级时，芯片性能和能效的提升将依赖何种途径？经过数年的不懈探索，华为将目光投向了芯片内部的电路布局与互联方式。今年，随着麒麟9050 Pro的量产，一项名为“逻辑折叠”的创新技术首次应用于实际产品中。徐松余透露，得益于逻辑折叠等技术创新，麒麟9050 Pro的CPU多核性能提升了23%，GPU性能更是飙升了40%。

目前，华为已将逻辑折叠技术视为未来十年麒麟芯片持续演进的关键方向。然而，逻辑折叠究竟能在多大程度上弥补先进制程的差距？更复杂的芯片结构是否意味着更高的制造成本和量产难度？这项技术能否从高端旗舰产品拓展至更广泛的市场？这些问题，将成为麒麟芯片下一阶段发展必须面对的现实考验。

从“能否回归”到“回归后能走多远”

对于华为麒麟芯片而言，2020年无疑是一个重要的转折点。在此之前，华为已逐步构建起覆盖CPU、GPU、NPU、通信等领域的芯片设计能力。但这一发展过程，是建立在全球先进半导体产业资源能够自由获取的基础之上的。

2020年之后，形势急转直下。徐松余回忆道，当时麒麟团队曾经历过一段短暂的不确定时期。“并非所有人都坚信我们能够重新站起来。”他透露，当时甚至有少数同事选择了离开。但这一阶段并未持续太久，团队很快便重新确立了芯片回归的目标。

当“能否回归”逐渐有了答案时，另一个更长远的问题又摆在了麒麟团队面前。“作为规划者，我深知回归后的路并不平坦，那时我们对未来能走多远充满了不确定。”徐松余坦言。事实上，推出一款可用的芯片与建立一条可持续迭代五年十年的技术路线，完全是两码事。尤其对于智能手机市场而言，先进制程一直是推动性能提升的重要手段。从7纳米到5纳米，再到3纳米、2纳米，全球头部芯片厂商持续依靠制造工艺的升级，在相近面积内集成更多晶体管，并改善性能与能效。

但对华为而言，这条路径在过去几年受到了明显限制。如何在现实条件下持续提升芯片竞争力，成为麒麟团队必须攻克的难题。

徐松余透露，早在四年前，麒麟团队便开始探索逻辑折叠技术，希望通过重新设计芯片内部的电路布局和互联结构，在制造工艺之外寻找性能提升的新空间。

然而，这并非一条已有成熟经验可供借鉴的道路。“刚开始时，我们缺乏工具、流程和方法。”徐松余回忆道，研发初期，团队并不确定逻辑折叠能否真正改善性能和能效，也无法确认最终能否实现高良率、规模化量产。

对于复杂的手机SoC而言，逻辑折叠并非简单地将两块芯片叠放在一起，而是需要重新划分不同电路模块的布局，并通过高密度互联实现跨层连接。这意味着从芯片设计、工具链到制造和测试，都需要进行相应的调整和优化。

徐松余表示，随着研发的不断推进，各阶段验证结果逐渐符合甚至超出了团队预期，大家才开始对这条路线建立起信心。

这一探索最终在麒麟9050 Pro上迎来了量产验证。据了解，麒麟9050 Pro通过将原本在二维平面排布的部分逻辑电路重新分层设计，并利用高密度互联缩短信号传输路径，实现了性能与能效的显著提升。

从2023年麒麟9000S的回归，到2026年逻辑折叠技术的量产应用，华为麒麟芯片面临的问题已经从最初的“能否重新推出产品”转变为“如何建立长期可持续的技术竞争力”。徐松余还在现场透露：“目前2027年的麒麟芯片已经在我们手中，测试结果符合预期，更远的芯片也已经在规划和设计之中。”

芯片“折起来”之后，能否缩小与先进制程的差距？

要理解华为为何选择逻辑折叠技术，还需回到半导体行业长期以来依赖的一条技术路径——几何缩微。

传统芯片的性能提升，在很大程度上依赖于晶体管尺寸的不断缩小。但随着制造工艺向更先进节点推进，继续微缩的技术难度和成本不断上升，单纯依靠工艺升级获得性能收益也变得越来越困难。

徐松余认为，全球半导体产业正面临一个共同问题：几何缩微的挑战越来越大，但收益却越来越小。“我们的创新焦点已经从几何缩微转移到时间缩微上。”

所谓“时间缩微”，并非简单地增加晶体管数量，而是通过改变电路结构、缩短数据传输路径，减少计算过程中的等待时间，让芯片以更低的功耗完成更多任务。这一思路可以概括为：让数据少绕路，让计算更高效。

逻辑折叠正是华为实现这一思路的关键技术之一。

在传统的二维芯片布局中，不同计算单元和缓存之间的数据需要沿着平面电路传输。而采用逻辑折叠后，部分电路可以重新分布在上下两层中，通过高密度的垂直互联实现连接，使原本需要绕行的信号路径得到显著缩短。

据徐松余介绍，麒麟9050 Pro采用的高速互联通道数量超过5000万，混合键合间距达到1.5微米。华为计划在2027年将这一间距进一步缩小至1微米，以支持更高密度的互联及更多电路模块的折叠。

随着互联密度的持续提高，逻辑折叠是否可以从目前的双层结构扩展至三层、四层甚至更多层，也成为外界关注的焦点。

徐松余回应称，向更多层折叠确实是未来的演进方向之一，但华为还会同时探索互联密度、设计工具和其他技术手段。最终在某一代芯片上采用何种架构，仍然需要根据具体产品和芯片需求来决定。

而从产业竞争角度来看，比折叠层数更值得关注的是，逻辑折叠究竟能够弥补几代先进制程带来的性能和能效差距？

对此，徐松余表示，时间缩微带来的收益不仅是晶体管密度的提升，还包括性能和能效的显著改善。不同企业会根据自身条件选择适合的技术路径，未来在某个阶段、某个节点，不同技术路线可能“殊途同归”。这也表明，华为目前并未将逻辑折叠直接定义为某一代先进制程的替代品。

事实上，几何缩微与逻辑折叠解决的问题并不完全相同。前者主要依靠制造工艺升级来改善晶体管密度和器件性能，后者则从电路布局与互联效率入手，减少数据传输带来的时间和功耗损失。两条技术路线并非互斥，未来也存在结合应用的空间。

麒麟9050 Pro已经证明，逻辑折叠能够在实际量产芯片上带来显著的性能和能效收益。但它最终能否从旗舰产品拓展至更广泛的市场，以及能否持续缩小与全球先进芯片的差距，仍需未来几代麒麟芯片给出答案。

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