华为韬定律与DeepSeek：架构创新引领半导体新范式

2026-05-27 10:14:41未知作者:徽声在线

历史的发展轨迹从不因某个定律的“提出”而改变，却常常因某个定律的“验证”而转折。

作者 | 徽声在线特约作者

来源 | 徽声在线财经频道（ID：hxzxcaijing）

头图及封面来源 | 网络及AI生成技术

又一次技术领域的极限突破。

正如DeepSeek通过算法创新最大化GPU效能，华为也在半导体领域探索着类似的突破路径。

5月25日，由电气电子工程师学会（IEEE）主办的国际电路系统研讨会ISCAS 2026在上海盛大召开。会上，华为公司董事、半导体业务部总裁何庭波在题为《半导体新路径探索与实践》的主旨演讲中，正式发布了“韬（τ）定律”。

何庭波形象照，来源：人民日报数据库

同日09:56，一篇题为《A Time Scaling Theory for Multi-Layer Electronic Systems》的论文在中国科学院科技论文预发布平台（ChinaXiv）上线。该论文共16页，编号为ChinaXiv:202605.00224v1，作者为Tingbo He（何庭波），作者单位标注为华为技术有限公司。

完整论文链接如下，供专业人士参考：

https://chinaxiv.org/abs/202605.00224

论文截图来源：ChinaXiv平台

针对摩尔定律遭遇物理极限的现状，何庭波在论文中明确指出：“行业核心问题已发生质变。不再单纯追问‘晶体管还能缩小多少？’，而是需要思考‘应该缩小到何种程度，以及以何种目标为导向？’”

新的目标方向：从空间压缩转向时间优化。

这一理念是否似曾相识？

DeepSeek在开发V3模型时，同样面临算力资源受限的挑战。其技术报告显示，V3完整训练仅需278.8万H800 GPU小时，按每GPU小时2美元计算，总成本控制在557万美元。相比之下，同期业内估算的GPT-4o训练成本高达1亿美元。这意味着DeepSeek以不到二十分之一的成本实现了类似效果。

其核心突破在于：不依赖增加GPU数量，而是从两个维度同步优化：在模型架构层面，采用MoE架构实现参数动态激活；在底层硬件控制层面，绕过CUDA高级API直接编写PTX汇编代码，对GPU寄存器分配和线程调度进行纳米级精准控制。

华为与DeepSeek，这两家不同领域的技术先锋，给出了相似的解决方案：回归商业本质，摒弃单纯堆砌硬件，转而通过架构创新提升系统效能。

从“空间维度”到“时间维度”，从“供给导向”到“需求导向”

进入“后摩尔定律时代”已成为行业共识。

过去半个世纪，半导体产业始终围绕“空间压缩”展开技术竞赛。

1965年，英特尔联合创始人戈登·摩尔在《Electronics》杂志发表预言：每18-24个月，晶体管密度将翻倍，性能同步提升。十年后的1974年，IBM研究员罗伯特·登纳德提出缩放理论，从物理学角度支撑这一预言：只要电压和尺寸等比例缩小，功耗密度即可保持恒定。

这对“技术双螺旋”驱动了行业近五十年的增长，使得“缩小晶体管尺寸”成为唯一优化目标。

但如今，单纯依靠尺寸缩小带来的收益已趋平缓：尖端芯片设计预算突破十亿美元大关，而最先进制程节点的单晶体管成本也停止下降。

何庭波在论文中直言不讳：

登纳德缩放定律在2005年前后率先失效，芯片陷入“暗硅”困境——集成晶体管数量持续增加，但无法全部同时高速运行。7纳米节点之后，摩尔定律本身也遭遇物理与经济的双重壁垒：光刻技术接近物理极限，EUV设备折旧成本主导晶圆制造费用，单晶体管成本不再下降。一台高数值孔径EUV光刻机售价约4亿美元，一座3纳米晶圆厂投资额高达150-200亿美元。

她特别强调：“对于无法获取最先进光刻设备的组织，这种约束来得更早、压力更大。”

自2019年5月以来，华为就处于这种战略困境。这不仅是华为的个体挑战，更预示着整个行业的技术转型趋势。

华为提出的解决方案，可概括为四个字：时间缩微。

理解“时间缩微”需先回顾摩尔定律的“几何缩微”概念。

想象一个占地100亩的单层产业园区（象征2D芯片）。初期，园区仅能安排1万个工位（晶体管），员工在宽敞的独栋办公室工作，但整体利用效率低下。为提升园区总产出（算力），管理者开始实施“几何缩微”：将办公室和办公桌等比例缩小，从10平米逐步压缩至0.5平米。最终，在相同面积内挤入1亿名员工。

几何缩微的本质，就是通过持续缩小晶体管物理尺寸，在固定硅片面积内集成更多晶体管。

但这种模式也带来物理极限、寄生时延和制造成本飙升等问题。

在同一园区内，随着员工数量激增，内部交通变得极其复杂。A部门员工向B部门传送文件需跑步5公里，虽然员工处理速度很快，但路上耗时占据总时间的绝大部分。同时，为制造纳米级办公设备，必须采购价值数亿美元的EUV光刻机等超高精度设备。

因此，自2019年起无法依赖更先进光刻设备的华为，基于过去六年成功设计并量产381款芯片的经验，提出了“时间缩微”新路径。

华为管理者宣布：放弃“持续缩小办公设备尺寸”的传统模式，转而以“文件传输总时间”作为核心考核指标。

“时间缩微”的核心，是不追求更小尺寸，而是追求更短时延。简单说，不考核工位面积，只关注实际工作效率。

为实现这一目标，华为采取“垂直建筑”策略：将平铺的厂房改建为多层写字楼。研发部设1楼，设计部设2楼，内存仓库设3楼。

在这种架构下，员工传送文件无需横跨平地，而是乘坐3D混合键合技术打造的超高速电梯，数秒内即可完成跨楼层传输。

实现“时间缩微”的关键技术名为“逻辑折叠”（LogicFolding）。何庭波解释：“2020年后，当先进制程访问受限时，实际问题转化为：在固定工艺节点下，如何在单芯片上持续实现性能代际提升？逻辑折叠就是答案。”

华为过去六年的实践证明，这一技术路线效果显著。

测试数据显示，在保持晶体管工艺制程不变的情况下，通过缩短信号传输距离和提升电梯速度，整栋大楼的文件交换效率提升数倍，芯片占地面积减少约50%，信号传输物理长度缩短30%，时钟偏差显著改善。

传统摩尔定律时代，纳米数和制程工艺是衡量芯片先进性的核心指标，这属于供给端视角。而韬定律代表需求端视角——半导体买家真正需要的是高效解决实际问题的方案，而非单纯追求技术参数。

华为与DeepSeek：通过架构创新重塑价格体系

在半导体行业，“解耦”是常见术语，但华为和DeepSeek正在实践“重新耦合”：将分散的技术优化整合为系统级效率解决方案。

这个解决方案的等式右边，就是成本。

先看DeepSeek的实践。

4月2日，徽声在线曾分析梁文锋团队准备的mHC、Engram、DualPath三支“技术箭”。这三项技术分别针对算法数学、模型架构和系统工程领域，但底层技术信仰高度一致：不迷信算力堆砌，通过极致解耦榨干硬件性能。

这与硅谷推崇的Scaling Law（规模法则）形成鲜明对比。Scaling Law的核心逻辑是“大力出奇迹”——通过堆砌更多先进芯片训练出更智能的大模型。

再看华为的突破。

何庭波在论文中披露的麒麟2026 SoC实测数据显示：在不依赖更先进制程的前提下，晶体管密度从155 MTr/mm²跃升至238 MTr/mm²，相当于跨越了原本需要三年物理缩微才能实现的距离；SoC性能核心功耗效率提升41%，主频恢复至3.1 GHz。

论文还透露一个关键细节：麒麟2026采用的逻辑折叠技术较为保守，混合键合间距达1.5μm，且仅针对关键路径选择性应用。

在相同硅片面积上，通过更昂贵的先进设备集成更多更小晶体管的“堆料”模式已沿用半个世纪，其价值无需多言。但在客观条件和技术瓶颈的现实约束下，“架构创新”路线应运而生。

展示这组数据后，何庭波特别强调：这些性能提升是在固定器件节点实现的，并非通过新光刻工艺步骤获得。

于是，华为与DeepSeek在“创新优于堆料”的共识下实现技术会师。

华为的逻辑是：当晶体管尺寸无法继续缩小，就通过垂直堆叠缩短信号传播时间；DeepSeek的逻辑是：当算力增长遇到瓶颈，就通过MoE架构实现参数动态激活。

华为用逻辑折叠将芯片从“平房”变为“高楼”，缩短信号传播时延，充分挖掘成熟制程潜力；DeepSeek用MoE架构和PTX汇编优化，从软件层面榨干GPU算力。两个团队分别从软件栈顶层优化到GPU汇编指令，从半导体物理底层优化到系统总线协议。

尽管技术路径不同，但两者的终极目标高度一致：降低系统成本。

DeepSeek将训练成本降至同期GPT-4o估算值的二十分之一左右，华为在提升晶体管密度53.5%的同时摆脱了对更昂贵新光刻工艺的依赖。

有趣的是，这两家公司的技术路径正在物理层面产生交汇。

2026年4月24日，DeepSeek V4正式发布，总参数达1.6万亿。该模型在技术报告中首次将华为昇腾与英伟达GPU并列写入硬件验证清单。适配的华为昇腾新款推理芯片采购价仅为英伟达产品的四分之一，单卡算力却比英伟达对华特供版提升2.87倍，性价比优势显著。

DeepSeek的核心价值不在于某个参数超越其他大模型，而在于通过创新证明：大模型居高不下的成本可以通过技术路径突破实现大幅压缩。

同理，韬定律的意义也不在于“超越”台积电的物理制程。它的真正价值在于证明：即使不依赖最先进的EUV设备，不依赖每代光刻技术升级，也能通过系统设计力量在成熟制程上实现先进性能。

无意成为新节拍器

寻求新方向的不仅是华为，整个行业都在探索转型。

2018年英伟达GTC大会上，黄仁勋穿着标志性黑色皮衣强调：由于技术飞跃，GPU正遵循独特的性能提升定律。

他表示：“一条新定律正在形成，一条超级加速定律。”

该定律预测显示芯片性能每6个月提升1倍，AI算力在8年内实现千倍增长，较摩尔定律提速10倍。其技术基础源于GPU架构创新与CUDA加速计算突破，推动AlexNet神经网络训练时间从2012年的6天缩短至2018年的18分钟。

但黄仁勋当时并未对该定律命名，也未称之为“黄氏定律”。直到2018年4月2日，IEEE旗舰科技杂志《IEEE Spectrum》发表《Move Over, Moore’s Law: Make Way for Huang’s Law》一文，首次以黄仁勋名字命名该定律。2020年《华尔街日报》专栏文章使其广为流传。

时至今日，“黄氏定律”仍属非正式概念，但行业趋势已清晰可见：摩尔定律的时代正在落幕。

在旧范式中，摩尔定律扮演着全球半导体产业“统一节拍器”的角色。这一节拍器构建了“垂直指令式协同”体系：台积电主导工艺节点，ASML制造光刻机，英伟达和苹果设计芯片，三星生产存储，各环节严格遵循摩尔定律节奏。

当摩尔定律失效，行业是否需要新的节拍器？

何庭波在论文中明确给出华为答案：

过去六年，华为半导体团队在移动SoC、AI加速器、系统架构及封装等领域开展深入研究。结论表明：解决方案既不在新工艺节点，也不在新型晶体管架构，而在于改变核心优化目标本身。

“韬定律”无意成为新节拍器。它致力于构建“水平协作式”共生秩序。以时间（τ）作为贯穿计算栈的统一尺度，使工艺、电路、芯片和系统工程首次能够在相同单位下对话，通过多层联合实现系统协同创新，弥补物理制程的不足。

目前看来，华为提出的解决方案已获得市场积极反馈。尽管“韬定律”尚未获得学术界公认，但已引发万亿资本市场的强烈震动。

何庭波ISCAS 2026演讲结束后，A股半导体板块全面爆发。市值1.3万亿元的芯片巨头中芯国际尾盘一度触及20CM涨停，全天收涨18.78%，成交金额超360亿元，股价创历史新高，总市值突破1.25万亿元。华虹公司、华大九天集体涨停，盛美上海涨超19%，拓荆科技涨超17%，寒武纪、兆易创新等龙头盘中均创历史新高。

市场逻辑清晰可见：如果“成熟制程+架构创新”路线成功，中国芯片产业链上每家公司的价值都需要重新评估。先进封装将不再是后道辅助工艺，而是成为决定芯片性能突破的核心环节。

一份需要时间验证的邀请函

上述美好愿景，目前仍停留在理论阶段。

在探讨韬定律的意义时，必须面对的现实是：台积电的先进制程仍在持续突破。2025年，台积电发布A14（等效1.4纳米）制程技术，计划2028年下半年大规模量产。其1纳米以下制程预计2029年进入试产阶段，初期月产量目标5000片晶圆，苹果极有可能成为首批客户。

华为的目标是：2031年基于韬定律的高端芯片晶体管密度达到1.4纳米制程同等水平，较台积电量产时间晚约三年。论文进一步展望：到2035年，通过协同设计的堆栈技术——包括内存语义统一总线架构、近封装光I/O Hi-ONE以及3D折叠——硬件集成度将增长超过100倍。

对于这些挑战，华为保持清醒认知。

何庭波在论文中用大量篇幅分析后续风险：“将τ的扩展性描述为完整系统具有误导性。”

未来挑战依然严峻。包括：现有EDA工具是为面积、时序、功耗三轴独立优化设计，系统τ仅是残差；设计工具准备不足；制造物理变异不可回避；垂直互连存在代价；τ缩放必须配套“能量伴侣”；散热是物理硬约束；行业缺乏通用“时间”衡量标尺等等。

历史从不因某个定律被“提出”而改变，历史只因某个定律被“验证”而改变。

演讲结尾，何庭波强调合作价值：“未来必然属于开放合作。在半导体演进路径上，没有企业能独自完成所有答案。”

论文最后，何庭波将研究转化为邀请函：“本文既是领域报告，也是开放邀请。”

六十年后回望，2026年5月25日的意义或许取决于一个简单事实：那份写在论文末尾的邀请，能获得多少积极回应。