华为“韬定律”发布，半导体技术新方向全解析

徽声在线5月25日消息 今日，华为在半导体领域抛出一枚重磅炸弹——正式发布“韬（τ）定律”这一创新概念。

在2026国际电路与系统研讨会上，华为公司董事、半导体业务部总裁何庭波，于题为《半导体新路径探索与实践》的主旨演讲中，郑重推出了这一定律。这无疑是中国在全球半导体领域首次提出的，具有指导产业发展意义的新原则。据预测，到2031年，基于该定律打造的高端芯片，其晶体管密度将达到1.4纳米制程的同等水平，这一前景令人振奋。

随后，由何庭波亲自署名的论文《A Time Scaling Theory for Multi-Layer Electronic Systems》，已提交至中国科学院科技论文预发布平台。该论文对“韬（τ）定律”进行了全面且深入的介绍。

“韬（τ）定律”堪称自登纳德缩放定律问世以来，首个在整个计算栈构建统一优化目标的缩放原理。与传统将晶体管面积作为技术进步衡量指标不同，该定律将“时间”本身置于核心地位，采用单一特征时间常数τ作为统一优化目标，其覆盖范围从单个开关晶体管，一直延伸至数据中心工作负载，跨越了十二个数量级的庞大计算体系。

论文中展示了两个极具说服力的量产级别验证案例。在移动SoC领域，逻辑折叠技术大显身手。在相同器件节点下，它不仅实现了晶体管密度55%的阶跃式提升，还带来了41%的能效增益，为移动设备的性能提升和能耗降低开辟了新路径。在AI系统方面，由具备内存语义统一总线架构、近封装Hi-ONE光学I/O，以及edge-to-surface 3D折叠技术共同构成的协同设计技术栈，展现出巨大潜力。预计到2035年，该技术栈将实现超过100倍的硬件集成度增长，为AI系统的性能飞跃奠定坚实基础。

这篇论文不仅为我们揭开了华为未来十年部分芯片发展路线的神秘面纱，更清晰地指明了多个极具潜力的技术方向。

▌混合键合与TSV：技术演进的关键支撑

展望未来十年，逻辑折叠技术有望迎来重大变革，从局部关键路径折叠逐步演进为全面、多层级的折叠架构。这意味着在单个封装内，将集成三层、四层甚至更多有源层堆叠，实现芯片性能的质的飞跃。

这一演进过程离不开两大关键技术的有力支撑。其一，低温混合键合技术。它能够有效放宽各堆叠层之间的热预算要求，为多层级堆叠架构的稳定运行提供保障。其二，TSV（硅通孔）落点下移技术。将TSV从顶层金属层下移至M6金属层，这一举措意义重大，可释放超过30%的高层布线资源，为芯片内部信号传输和功能拓展创造更多空间。

在2026 - 2035年这一关键时期，晶体管密度预计将大幅提升，接近甚至超过每平方毫米4亿个晶体管（400 MTr/mm²）。同时，逻辑折叠技术还将对麒麟芯片产生深远影响，显著提升其CPU核心频率，为迈向4 GHz甚至更高频率铺平道路。而且，这一技术路线图不仅在技术层面具备可行性，在成本控制上也展现出良好的经济可行性，有望推动芯片产业实现可持续发展。

▌3D堆叠：突破“扇出困境”的必然选择

论文明确指出，3D堆叠技术的发展是半导体行业的必然趋势。

当前，“扇出困境”成为制约2.5D扇出型封装扩展能力的一大难题。而3D堆叠技术的出现，为解决这一问题提供了有效方案。通过将封装转变为垂直集成堆栈，内存、互连网络、供电与逻辑电路都能实现同步扩展，大大提升了芯片的整体性能和集成度。

论文还给出了较为明确的时间线规划。大约在2030年以前，昇腾超节点产品线（包括2025年的昇腾910C、2026年的昇腾950，以及后续的昇腾990）仍将依赖一系列成熟技术组合，如Chiplet、2.5D扇出，以及基于微凸点（micro-bump）和标准间距混合键合的3D堆叠技术。这些技术组合将为昇腾超节点产品线的稳定发展提供坚实支撑。

2030年左右，昇腾990将迎来重大突破，首次把逻辑折叠技术引入AI加速器领域。此后，3D堆叠将成为2035年前α（性能扩展系数）的主要承载方式。沿着这一技术路径稳步前行，到2035年，硬件集成度预计将提升超过100倍。而且，τ（延迟/时间常数）的下降将不再局限于器件层面，而是分布在整个堆栈的各个层级中，实现全方位的性能提升。

▌从铜互连到光互联：应对带宽挑战的创新方案

论文深入探讨了芯片互连技术的发展趋势。在当前阶段，对于每颗AI芯片400 Gb/s的带宽水平而言，铜缆互连凭借其成熟、可靠且易于实现的特点，依然是主流方案。然而，随着技术的不断进步，当单芯片带宽提升至数Tb/s级别时，铜互连在物理层面将面临巨大挑战，难以满足日益增长的带宽需求。

面对这一挑战，华为半导体积极创新，开发出高密度光互连节点引擎（High-density Optical-interconnect-Node Engine，Hi-ONE）——一种近封装光引擎。该方案具有显著优势，可为每个模块提供高达8 Tb/s的带宽，并通过单条光链路实现与AI芯片UB带宽相匹配的传输能力。它还将SerDes（电串行器）所需传输距离从约100厘米大幅缩短至约5厘米，同时将传输距离从不足1米扩展至100米。这一创新方案使得面向分布式、吉瓦级数据中心的高密度互连在物理上真正具备可实现性，为未来数据中心的发展提供了有力支持。

值得注意的是，何庭波在论文最后着重强调，未来资金应将目光更多地投向τ，而非仅仅盲目追随制程工艺节点。在当今竞争激烈的半导体领域，竞争优势不再单纯依赖于最先进的光刻工艺。从战略地位来看，封装技术、内存带宽和互联架构设计如今已与先进制程节点同等重要，它们共同构成了芯片产业发展的关键要素。