深度解析华为“韬定律”：直击AI推理数据搬运瓶颈，引领行业新变革

5月25日，华为正式对外公布了其提出的“韬（τ）定律”，这一创新理论迅速在半导体行业乃至更广泛的社会层面引发了热烈讨论与深度思考。

那么，“韬定律”究竟蕴含着怎样的价值与意义？为此，快思慢想研究院院长、特邀评论员田丰，以及深度科技研究院院长张孝荣，共同接受了《每日经济新闻》记者的专访，为我们深入剖析这一创新理论。

田丰指出：“‘韬定律’通过四个不同层级的同步优化，有效压缩了信号传播的时间常数τ，其系统级效果精准地击中了AI（人工智能）推理过程中的‘数据搬运’这一核心瓶颈，而非仅仅聚焦于提升计算密度。在AI推理的实际应用中，真正的瓶颈并不在于浮点算力的强弱，而在于数据移动的效率。”

张孝荣则从另一个角度阐述了他的看法：“‘韬定律’的创新之处在于，它将‘时延’这一原本作为优化结果的因素，转变为了设计的起点，通过‘时间缩微’策略替代了传统的‘几何缩微’。过去，我们主要关注于优化算力，而现在，我们更加注重优化数据的流动路径。推理时延的瓶颈，并不在于计算速度有多快，而在于数据需要等待多久才能被处理，这一观念的转变具有根本性的意义。”

实现“时间优化”的四大层级

长期以来，逻辑芯片领域一直将提升计算能力作为核心追求。摩尔定律的本质在于，通过增加晶体管数量来提升计算性能。然而，“韬定律”却敏锐地捕捉到了AI推理时代的核心需求，即“数据搬运”（或称之为“运力”）的优化。

田丰进一步解释道，在现阶段的主流LLM（大语言模型）解码阶段，每生成一个token（词元）都需要从内存中重新加载全量权重，这使得矩阵乘法退化为了矩阵向量乘法。在这种情况下，GPU（图形处理器）的算力利用率往往低于30%，而内存带宽却已经达到了极限。

据TrendForce的数据显示，到2026年，高带宽内存（HBM）的需求同比增速仍将超过70%。华为在论文中披露了一个关键数据点：在AI集群中，超过80%的能耗消耗在了数据移动上，而非计算本身；同时，超过70%的系统成本投入到了数据存储领域。

由此可见，当下AI推理的真正瓶颈在于“运力”而非“算力”。

那么，华为的“韬定律”又是如何实现“时间微缩”的呢？这主要得益于其在器件层面、电路层面、芯片层面和系统层面的全面优化。

具体方法包括逻辑折叠、近存计算以及灵衢总线等创新技术。

在逻辑折叠方面，田丰表示：“逻辑折叠通过将平面布局转变为多层垂直堆叠，有效缩短了走线的物理长度，从而在不更换制程的前提下，让每个时钟周期内数据能够‘跑得更远’。对于AI推理而言，片上SRAM的频率直接影响着KV Cache（键值缓存）的读写速度，而KV Cache正是长文本推理中的关键延迟来源。”

在近存计算方面，田丰认为：“近存计算（Near-Memory Computing）是推理时代缓解‘内存墙’瓶颈最具工程可行性的路径。‘韬定律’的四层协同框架天然地将近存计算纳入了器件层和电路层的τ优化目标，使其具备了量产路径而不仅仅停留在实验室阶段。”

逻辑折叠和近存计算主要关注于芯片内部的结构调整，而灵衢总线则更多地体现在系统级优化上。

田丰解释称：“灵衢总线通过重构计算系统的互联协议，实现了超节点统一内存编址和原生内存语义，其直接目标就是压缩数据在芯片间、机柜间的传输时延。这一方向与2026年全球资本涌向CXL（Compute Express Link，一种开放、行业标准的高速缓存一致性互连协议）存储架构的产业逻辑高度吻合。”

精准命中AI推理“数据搬运”瓶颈

关于近存计算，田丰进一步介绍道：“近存计算的逻辑在于，既然数据必须移动，那么我们就把计算搬到数据旁边，而不是把数据搬到计算单元。‘韬定律’在器件层优化了晶体管和互连的寄生电容，直接降低了单比特存取的能耗和时延，这是近存计算能效提升的物理基础。”

简而言之，原本的GPU芯片是将数据从HBM搬运到GPU计算核心进行处理；而近存计算的原理则是让内存在计算核心旁边进行计算。因此，近存计算将大幅提升数据搬运的速度，这在AI推理时代至关重要。

那么，华为为何选择在当下提出“韬定律”呢？这主要是因为“韬定律”恰好命中了AI推理领域“数据搬运”的核心瓶颈。随着智能体的快速推广，AI推理的调用量大幅提高。如果说决定AI训练的关键是性能，那么决定AI推理的关键则是性价比。

田丰表示：“AI推理的商业化已经进入了‘成本决定胜负’的阶段。在推理服务提供商2026年的运营支出（OPEX）结构中，电力成本占比将超过30%，而电力成本的主体则是数据移动能耗而非浮点计算能耗。”

他进一步介绍道，“韬定律”从器件层（降低单比特读写能耗）到系统层（减少跨节点数据搬运次数）在四个层级上同步压缩了数据移动的能耗。“这意味着，在基于‘韬定律’路径的AI推理集群中，能效比的提升并非单一技术点的改善，而是全链路协同优化的结果。”

张孝荣也表示：“因为推理的瓶颈已经从‘存不够’变成了‘搬不动’。近存计算让计算发生在数据所在的地方，本质上抹掉了数据搬运的功耗和时延。这决定了推理能否大规模、低成本地落地。”

“韬定律”或引领行业打破“唯制程论”路径依赖

“韬定律”提出后，也引发了不少业内人士的质疑。有人认为，“韬定律”的逻辑折叠类似于3D封装技术，即“韬定律”并没有太多的独创之处。

对此，张孝荣认为：“如果说逻辑折叠是设计端的降维打击，那么2.5D封装则是制造端的‘被动拼图’。前者在图纸上就缩短了物理距离，后者在封装时尽量贴近。这两者存在的根本区别在于，逻辑折叠改变的是信号走多远的问题，而2.5D封装只改变芯片靠多近的问题。”

在田丰看来，逻辑折叠是芯片设计层的电路拓扑重构，它作用于单颗芯片内部逻辑层的纵向整合，与2.5D/3D封装在不同抽象层次上解决不同问题，二者是互补而非替代的关系。

他补充表示：“封装是连接已成型的die（裸芯）的过程，而逻辑折叠则是重新布局die内部的逻辑门电路。”

据悉，2.5D封装（如台积电的CoWoS技术）是在硅中介层上将多颗独立的die横向并排连接，各个die使用各自的制程独立流片，再通过中介层实现高带宽互联。“HBM+GPU”的组合就是典型的2.5D封装案例，其中HBM和GPU是两颗物理分离的芯片。而3D封装（如Intel的Foveros技术）则通过TSV（硅通孔）垂直堆叠多颗独立的die。

相比之下，逻辑折叠的对象是单颗die内部。它将原本平铺在一个有源层上的逻辑门电路，按照关键信号路径重新分配到两个或多个垂直的有源层上。信号在层间通过极短距离的TSV（间距仅为1.5微米，远短于die间封装的TSV间距）直接穿越。这是设计工具层面的问题，而封装则是制造工艺层面的问题。

另外，田丰还指出，2.5D/3D先进封装需要配合先进制程才能发挥最大效用。例如，台积电的CoWoS技术和N2制程就是配套使用的，如果拆开任何一个，收益都会下降。

逻辑折叠的关键创新在于，在相同制程节点（如华为当前的6nm/7nm）上，通过电路设计层的创新，实现了单代55%的晶体管密度提升。这在传统摩尔定律路径下需要两个完整制程节点的迭代周期（约3年）才能实现。

张孝荣也表示：“‘韬定律’提出了一个新思路，它本质上是利用系统集成度来换取器件微缩度。这一思路打破了行业对‘唯制程论’的路径依赖，让华为实现了战略突围。”

田丰总结称：“‘韬定律’的战略价值在于将‘约束’转化为‘定义权’。摩尔定律是台积电、ASML、英特尔等巨头联合主导的几何微缩路径，参与者必须采购EUV设备、追赶制程节点。而‘韬定律’则将竞争维度转移到了系统级时间常数‘τ’上。在这个新维度上，中国现有的6nm/7nm制程成为了一个有效的起点。”